4.1. Система логічних елементів

У МПП в основному використовують потенціальну систему елементів. Вона має такі особливості:

на входах і виходах логічних елементів діють тільки потенціальні сигна­ли ;

з виходу одного елемента на вхід іншого передаються як перехідні, так і встановлені значення сигналів;

реалізується обмежений набір булевих функцій: НІ, ЧИ, І, НІ-ЧИ, НІ-І та ін., що полегшує застосування автоматизованих методів проектування (див. програму SinSys / меню: допомога, САПР - система автоматизованого проекту­вання схем).

Потенціальні елементи розрізняють способом з'єднання транзисторів, ді­одів і резисторів між собою в межах однієї схеми типового базового елемента. Сукупність із загальною ознакою побудови утворює вид схемної логіки.

4.1.1. Елемент ЧИ

Логіка роботи логічного елемента (ЛЕ) ЧИ (OR): на два входи Х1 і Х2 по­даються вхідні сигнали (табл.4.1). Функцію Y можна записати для довільного числа вхідних змінних:

Y = X1V ■ X2V■ XnV . (4.1)

Схема двоходового елемента ЧИ, його умовне графічне зображення і ча­сові діаграми роботи показані на рис. 4.1.

Рис .4.1 - Діодний елемент ЧИ: а - схема; б - умовне графічне зображення; в - часові діаграми роботи

Високий рівень напруги на виході елемента ЧИ встановлюється при пода­чі на один або обидва входи високих рівнів напруги, при яких відкриваються відповідні кремнієві діоди VD1 чи VD2 або обидва разом. При подачі одночас -но на обидва входи низьких рівнів напруги діоди закриті, струм у колі наванта­ження не протікає і вихідна напруга майже дорівнює нулю. Ілюстрація роботи ЛЕ "OR" представлена в програмі SinSys (електронна лабораторія "ПрЭ-Дт").

4.1.2. Елемент І

Логіка роботи ЛЕ І (AND) подана в табл.4.2. На основі логіки одержують вираз для вихідної булевої функції елемента Y = X1 ■ X2. Функцію Y для дові­льного числа вхідних змінних можна записати як

Y = X1* X 2*к * Xn.

(4.2)


На рис.4.2 показані схема, графічне зображення і часові діаграми роботи

ЛЕ І.

Рис .4.2 - Діодний елемент І: а - схема; б - умовне графічне зображення; в - часові діаграми роботи

Високий рівень напруги U на виході діодного елемента І встановлюється тільки при одночасній подачі на обидва входи високих рівнів напруги при яких

закриваються кремнієві діоди VD1 і VD2. При ньому від джерела живлення U через резистор R1 і R2 протікає струм навантаження

і встановлюється значення високого рівня вихідної напруги Upp

UR 2

UBP = IR2 =  . (4.4)

Тривалість фронту вихідного сигналу визначається часом заряду паразит­ної ємності через резистор R1. Якщо на один із входів, наприклад Х1, поданий низький рівень напруги, то діод VD1 відкривається. При ньому від джерела жи­влення U через резистор R1, відкритий діод VD1 і джерело вхідного сигналу Х1 протікає струм і встановлюється низький рівень напруги. Ілюстранія роботи ЛЕ "AND" представлена в програмі SinSys (електронна лабораторія "ПрЭ-Дт").

4.1.3. Елемент НІ

Логіку роботи елемента НІ (НЕ, NOT) або інвертора ілюструє таблиця іс-тинності (табл.4.3). На основі табл.4.3 одержують вираз для вихідної булевої функції Y=XA.

Схема елемента НІ, його умовне графічне зображення і часові діаграми роботи показані на рис .4.3. Схема елемента НІ (транзисторний ключ): транзис -тор VT1; резистори в колі колекторного навантаження Rk і бази R6; U- джере­ло живлення.

Рис .4.3 - Елемент НІ: а - схема; б - умовне графічне позначення; в - часові діаграми роботи

Транзистор VT1 може знаходитися в трьох основних режимах: відсікання колекторного струму (закритий стан), насичення (відкритий стан) і активної роботи (посилення). У режимі відсікання колекторний і базовий переходи за­криті (на вхід поданий низький рівень напруги), у колі колектора протікає дуже малий обернений струм колекторного переходу і на колекторі транзистора встановлюється високий рівень напруги.

У режимі насичення (на вхід поданий високий рівень напруги) на перехо­ді база - емітер відбувається пряме падіння напруги. Через колектор протікає максимально можливий струм, який називається струмом насичення колектора. У базі накопичується надлишковий заряд. При подачі низького рівня вхідного сигналу транзистор закривається. Колекторний струм залишається постійним в інтервалі часу (^ -^3) - час розсмоктування надлишкового заряду в базі

(рис.4.3,в). Після закінчення розсмоктування колекторний струм спадає і фор­мується фронт вихідного сигналу інвертора. Ілюстрація роботи ЛЕ "NOT" представлена в програмі SinSys (електронна лабораторія "ПрЭ-Дт").

4.1.4. Тригер

Тригер - це запам'ятовуючий елемент з двома стійкими станами, зміна яких в ідбувається під дією вхідних сигналів. Елемент призначений для збері­гання одного біта інформації, тобто 0 або 1. Схема тригера забезпечує запису­вання, зчитування, стирання та індикацію двійкової інформації, яка зберігаєть­ся. На основі тригерів будують типові функціональні вузли МПП - регістри, лі­чильники, накопичувальні суматори, мікропрограмні автомати та ін.

4.1.4а. Асинхронний RS- тригер

RS-тригером називають запам'ятовуючий елемент з роздільними інфор­маційними входами для встановлення його в стан „0" (R-вхід) або в стан „1" (S-вхід). Назва елемента утворена від перших літер слів RESET (скинення) і SET (установлення). У таблиці переходів RS-тригера (табл..4.4) прийняті позначен­ня : Rt, St, Qt - значення логічних змінних у момент часу t на входах R, S і виході Q ■ Qt+1- стан тригера після перемикання; „ЗК" - заборонена комбінація сигна­лів (одночасне набування R=S=1).

Приклад схеми RS-тригера, його умовне графічне позначення і часові діа­грами роботи показані на рис .4.4. Особливістю цього тригера є інверсне керу­вання за інформаційними входами. Із діаграм роботи випливає, що елементи НІ-І в схемі перемикаються послідовно. Інтервал часу, коли на обох виходах встановлюються однакові сигнали Q=QA=1 (заштриховані області) - явище "ризик". Тривалість перемикання тригера визначається сумою затримок tз = 2t.

Максимальна Fmax і робоча Fp частоти перемикання тригера відповідно дорів­нюють Fmax = 1/(2t) і Fp = 1/(3t).


Рис .4.4 - Асинхронний RS-тригер на елементах НІ-І: а - схема; б - умовне позначення; в - часові діаграми

Ілюстрація роботи RS-тригера представлена в програмі SinSys (електро­нна лабораторія "ПрЭ-Дт").

4.1.46. Синхронний RS - тригер

Для побудови синхронного RS-тригера на елементах НІ-І у схему (рис.4.4) вводять додаткові І-НІ елементи, що забезпечують формування С -синхросигнала. Схема синхронного RS-тригера на чотирьох елементах НІ-І з логічними зв'язками сигналів R, S, C, CSA, CRA, Q показана на рис. 4.5.

Рис .4.5 - Синхронний RS-тригер на елементах НІ-І: а - с хема; б - часові діаграми

Додаткові елементи DD3 і DD4 складають схему керування (з прямими входами) асинхронного RS-тригера на елементах DD1, DD2.

При значенні сигналів CS=1 на виході елемента DD3 встановлюється "0" і тригер перемикається у стан "1". При значенні сигналів CR=1 на виході елеме­нта DD4 встановлюється "0" і тригер перемикається у стан "0". Комбінація вхі­дних сигналів CSR=1 заборонена, оскільки призводить до невизначеного стану тригера.

Заборонені стани (ЗК) рівнів напруги на входах тригерів необхідно зав­жди враховувати. Особливе це важливо при розробці логічних схем автоматики з використанням цих елементів пам'яті.

Із часової діаграми (рис.4.5,б) випливає, що час перемикання тригера tnm = 3t, а тривалість синхросигналу визначається з умови tc = 4t. Максимальна Fmax і робоча Fp частоти перемикання тригера відповідно дорівнюють: Fmax = 1/(3t) і Fp = 1/(4t).

4.1.4в. Тригери інших типів

Тригер типу JK (умовне позначення JK- тригера ілюструє рис.4.6а) нази­вається запам'ятовуючий елемент з двома стійкими станами та інформаційними входами J (аналог S) і К (аналог R), що забезпечують відповідно роздільну установку станів „1" і „0". Він функціонує подібно до RS-тригера, але при збігу сигналів JK=1 переключається в протилежний стан, тобто реалізує додавання сигналів за модулем два. Таким чином цій тригер не має заборонених комбіна­цій вхідних сигналів. JK - тригер є універсальним, оскільки може виконувати функції RS-тригера (при роздільному находженні сигналів J і К), T-тригера (при одночасній подачі сигналів J і К), D-тригера (при подачі сигналу від входу J че­рез інвертор на вхід К). Зміна станів наведена в табл.4.5.

Т-тригер - елемент з двома стійкими станами та одним інформаційним Т-входом. Стан Т-тригера змінюється на протилежний після кожного надходжен­ня лічильного сигналу на Т-вхід. Зміна станів наведена в табл.4.6. Умовне по­значення Т- тригера ілюструє рис .4.6,б.

D-тригер - синхронний запам'ятовуючий елемент з двома стійкими ста­нами і одним інформаційним D-входом. Цей тригер "слідкує" за зміною сигна­лу на D-вході під час дії синхросигналу С і зберігає ту інформацію, яка була в момент його закінчення. Наприклад, в RS-тригері такої властивості не має. Умовне позначення D-тригера ілюструє рис .4.6,в.

Рис .4.6 - Умовні позначення тригерів: а - JK-тригер; б - Т-тригер; в - D-тригер


Для затримки інформації в D-тригері на довільне число тактів використо­вується дозволяючий V-вхід (двоступеневий однотактний DV-тригер). Якщо V=1, то DV-тригер функціонує як звичайний тригер затримки; якщо V=0, то робота схеми за входами блокується і DV-тригер зберігає попередню інформа­цію.


Авторы: 239 А Б В Г Д Е З И Й К Л М Н О П Р С Т У Ф Х Ц Ч Ш Щ Э Ю Я

Книги: 268 А Б В Г Д Е З И Й К Л М Н О П Р С Т У Ф Х Ц Ч Ш Щ Э Ю Я